數字集成電路范文

導語：如何才能寫好一篇數字集成電路，這就需要搜集整理更多的資料和文獻，歡迎閱讀由公務員之家整理的十篇范文，供你借鑒。

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數字集成電路低功耗優化設計

隨著科技的不斷發展和進步，在集成電路領域當中，數字集成電路的增長速度飛快，在各種新技術的應用之下，集成電路系統的集成度和復雜度也有了很大的提升。對著移動設備、便攜設備的廣泛應用，使得數字集成電路面臨著越來越嚴峻的功耗問題。因此，在數字集成電路的未來發展當中，低功耗優化設計已經成為一個主要的發展趨勢，在數字集成電路的工藝制造、電路設計等方面，都發揮著巨大的作用。

一、低功耗優化設計的方法和技術

對于可移動、便攜式的數字系統來說，功耗具有很大的作用。因此在設計數字電路的時候，應當分析其功耗問題。在設計數字集成電路的過程中，要對功耗、面積、性能等加以考慮。而在這些方面，存在著相互關聯和約束的關系。因此，在對數字電路性能加以滿足的前提下，對設計方案和技術進行選擇，從而實現低功耗優化設計。具體來說，應當平衡性能、面積、功耗方面的關系，防止發生浪費的情況。對專用集成電路進行高效應用，對結構和算法進行優化，同時對工藝和器件進行改進。

二、數字集成電路的低功耗優化設計

1、門級

在數字集成電路的低功耗優化設計中，門級低功耗優化設計技術具有較為重要的作用，其中包含著很多不同的技術，例如路徑平衡、時許調整、管腳置換、們尺寸優化、公因子提取、單元映射等。其中，單元映射是在設計電路中，在邏輯單元、門級網表之間，進行合理的布局布線。公因子提取法能夠對邏輯深度進行降低、對電路翻轉進行減小、對邏輯網絡進行簡化從而降低功耗。路徑平衡則是針對不同路徑的延遲時間，對其進行改變，從而降低功耗。

2、系統級

系統級低功耗優化設計當中，主要包括了軟硬件劃分、功耗管理、指令優化等技術。其中，軟硬件劃分主要是對硬件和軟件在抽象描述的監督，對其電路邏輯功能加以實現，通過對方案的綜合對比，選擇低功耗優化設計方案。功耗管理是針對電路設計不同的工作模式，將空閑模塊掛起，從而降低功耗。而指令優化則包含指令壓縮、指令編碼優化、指令集提取等，通過對讀取速度、密度的提升，使功耗得到降低。

3、版圖級

在版圖級低功耗優化設計中，需要對互聯、器件等同時進行優化，對著集成電路工藝的發展，器件尺寸的減小，功耗也就自然降低。同時由于具有更快的開關速度，因此可以根基不同情況，在電路設計中選擇合適的器件進行優化。而對于系統來說，互聯作為連接器件的導線，對于系統性能也有著很大的影響。在信號布線的過程中，可以增加關鍵、時鐘、地、電源等信號以及高活動性信號的橫截面，從而降低功耗和延時。

4、算法級

在算法級低功耗優化設計當中，需要對速度、面積、功耗等約束條件加以考慮，從而對電路體系編碼、結構等進行優化。在通常情況下，為了提升電路質量、降低電路功耗，會采用提高速度、增加面積等方法來實現。算法級低功耗優化設計與門級、寄存器傳輸級不同，這兩者都是對電路的基本結構首先進行確定，然后對電路結構再進行低功耗優化調整。在算法級低功耗優化設計當中，主要包括并行結構、流水線、總線編碼、預計算等技術。

5、電路級

在電路級低功耗優化設計中，NMOS管陣列構成的PDN完成了邏輯功能，其中只需要少量額晶體管，具有較快的開關速度，同時由于具有較低的負載電容，不存在短路電流。在電源與第之間，沒有電流通路，因此不會產生靜態功耗，對于總體功耗的降低有著很大的幫助。同時，在應用的異步電路當中，在穩定狀態時，輸入信號才會翻轉，從而避免了輸入信號之間的競爭冒險，也避免了功耗浪費。

6、工藝級

在工藝級低功耗優化設計中，主要包括按比例縮小、封裝等技術。隨著技術的發展，系統擁有了更高的集成度，器件尺寸得以減小、電容得以降低，在芯片之間，通信量也有所下降，因此功耗也能夠得到有效的控制。其中主要包括了互連線、晶體管的按比例縮小。芯片應當進行封裝，充分與外界相隔離，從而避免外界雜質造成腐蝕，降低其電氣性能。而在封裝過程中，對于芯片功耗有著很大的影響。通過合理的進行封裝，能夠更好的進行散熱，從而是功耗得到降低。

7、寄存器傳輸級

在設計數字集成電路的過程中，寄存器傳輸級是一種同步數字電路的抽象模型，根據存儲器、寄存器、總線、組合邏輯裝置等邏輯單元之間數字信號的流動所建立的。在當前的數字設計中，工作流程是寄存器傳輸級上的主要設計，根據寄存器傳輸級的描述，邏輯綜合工具對低級別的電路描述進行構建。在寄存器傳輸級的低功耗優化設計當中，主要包括了門控時鐘、存儲器分塊訪問、操作數隔離、操作數變形、寄存器傳輸級代碼優化等方法。

隨著科技的不斷發展，在當前社會中，越來越多的移動設備和便攜設備出現在人們的生活中，因此，數字集成電路也正在得到更加廣泛的應用。而在電路設計當中，功耗問題始終是一個較為重點的問題，因此，應當對數字集成電路進行低功耗優化設計，從而降低電路功耗，提升電路效率。

參考文獻：

[1]桑紅石，張志，袁雅婧，陳鵬.數字集成電路物理設計階段的低功耗技術.微電子學與計算機，2011（04）.

[2]鄧芳明，何怡剛，張朝龍，馮偉，吳可汗.低功耗全數字電容式傳感器接口電路設計.儀器儀表學報，2014（05）.

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關鍵詞：數字IC芯片；軟故障；硬故障；外部電路

數字集成電路現廣泛應用于自動控制、信號處理、計算機和廣播電視設備等電子領域，檢查數字集成電路故障，要確認是數字集成電路本身故障，還是元器件故障，需從各個方面來觀察集成塊工作狀態是否正常，以便正確、有效地判斷故障的所在。數字IC芯片主要有TTL和CMOS兩大類，它們的故障現象各式各樣，下面就各種數字IC芯片的故障現象作一個歸納。

一. 數字IC芯片的軟故障

（1）.芯片的速度不好。一個芯片的執行速度是指一組正確的輸入經過芯片之后得到一組正確并且穩定的輸出所需要的時間。這個時間由幾個部分組成：輸入信號有效電平（低電平或高電平）達到穩定并送入芯片所需要的時間；信號在芯片內部通過邏輯變換，傳輸所需要的延時時間；輸出信號開始輸出并達到穩定電平所用的時間。如果某個芯片的門延時過長，產生的信號雖邏輯上正確，但較長時間后電平仍不穩定，或者不滿足時序要求，有所偏移，便會產生不穩定性故障或隨機故障。

（2）.芯片的驅動有力差。一個普通的TTL芯片和TTL芯片接口兼容的芯片均有其“扇出”約定，即一個芯片可直接驅動的TTL芯片的個數。通常的TTL芯片的扇出值為8，如果在電路設計時未注意芯片的內部工作特性，造成芯片的扇出值不滿足額定指標，就會造成如下故障：系統或某個局部電路在連接設備較少時系統完全正常，但隨著設備的增加系統的工作會不正常，甚至根本無法工作。

（3）抗干擾能力較差。如果在設計系統時板體的布線和芯片安排不合理，便極易產生這種故障。例如，芯片的電源線和地線在板體上的布線寬度過小、線與線之間的距離過近（線間的干擾與傳輸的信號頻率及信號強度呈指數關系）或芯片的性能不好，均會造成抗干擾能力差。出現這種故障時，輕者當系統接近干擾源時故障發生頻繁，而遠離干擾源或在系統與干擾源之間加入一個金屬屏蔽層時，故障次數減少或消失；較嚴重者必須在電路中設法加入抗干擾的濾波電容、焊接“明線”加粗板體上的布線。

（4）熱穩定性不好。所謂熱穩定性不好是指機器在開始時運行完全正常，而運行一段時間后，即當機器內部的溫度升高或者室內溫度升高后，便出現故障；將機器關好，冷卻一段時間后再開機，機器又可正常運行，之后故障再出現。熱穩定性不好在以分離元件為主的設備中出現較多，在以集成電路為主的設備中相對較少，如果使用的測試檢查手段正確，檢查也不困難。此外，也有“冷穩定性”不好的現象，即當溫度低時機器故障出現，而溫度升高時機器才可正常工作，我們也將這種現象歸為熱穩定性不好。

（5）芯片之間匹配性差。由于在各種集成電路芯片設計時已經考慮屋不同類型的芯片之間接口信號的兼容性，所以通常不同的芯片之間的連接并無繁雜的要求或約定。但一個芯片產生的輸出信號要去驅動另一個或幾個芯片時，信號在傳輸過程中會有微小的抖動。如果在電路設計時未考慮到這種抖動，則會因信號的抖動而產生故障。產生這種故障時，輸出芯片和輸入芯片本身均無故障，如將其放在電路及芯片完全相同的另一個板上，可能完全正常。我們稱這種故障為芯片間的匹配性故障。

二.數字IC芯片的硬故障

我們把各種芯片（中小規模的TTL芯片、大規模集成電路芯片和門陣芯片）的邏輯功能錯稱為硬故障。如果該芯片的功能是正常的，則一組正確的輸入信號通過芯片必產生與其對應的輸出信號。反之，如果這個芯片對于正確的輸入信號得不到正確的輸出結果，則稱這種故障為邏輯功能錯或邏輯錯。一個芯片出現這種故障，其原因有可能是芯片內部的組件有錯、組件間連接布線短路或開路、內部邏輯電路與芯片的輸入/輸出引腳脫焊等。因芯片內部結構很復雜，一般很難通過輸入/輸出邏輯錯誤找出芯片內部什么地方出現故障，但是由于其故障現象比較明顯，因此這種故障的檢查比較容易。數字IC硬故障又分為兩類：由數字IC的內部電路故障引起的邏輯功能錯和由數字IC外部電路故障引起的邏輯功能錯。

1. 數字IC的內部電路故障：

a. 芯片擊穿。所謂芯片擊穿是指芯片的某一對或某一組輸入/輸出引腳之間呈現完全導通（短路）狀態（無論芯片的內部邏輯關系如何，均不應有輸入/輸出腳之間完全導通現象），有時則表現為個別引腳或多個引腳與電源引腳或地線引腳直接導通。

b. 引線開路，在數字IC內部控制電路的故障中，封裝內連接線開路是最常見的形式之一。如果輸入引線斷開，則表現為功能不正常，如果這些輸出進入到三態總線，將引起邏輯混淆。

c. 引線短路。數字IC電路內部另一種常見硬故障是引線對地短路。

2.數字IC外部電路故障。

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關鍵詞：RFID；ISO/IEC 14443-A；電子標簽；DES

Digital Integrated Circuit of Passive Tag Based on the Protocol of 14443-A

YU Wulong,MENG Ying

(School of Information Science and Technology,huhai College of Beijing Institute of Technology,huhai,519085,Chinaオ

Abstract：According to the protocol of IS0/IEC 14443-A,the circuit design and function test of the passive tagare finished.As a result,the balance among area,speed and power consumption is achieved.Based on the technics of 0.35 μm,the result indicates the area of 36 877.75 μm2 and the power consumption of 30.845 8 mW completely meet the performance requirement of chip.

eywords：RFID;ISO/IEC 14443-A;electronical tag;DES オ

在無線通信中數據的傳輸在空間進行，因此無源電子標簽的數據通信涉及通信和信息安全等技術，其中信息的安全性是無源電子標簽設計時需要解決的核心問題。適應于無源電子標簽的通信協議有多種，其中ISO/IEC 14443協議是目前應用較廣的協議［1］。本文采用這一協議在安全性設計基礎上，完成無源電子標簽數字集成電路芯片的設計。

1 芯片的電路結構

根據ISO/IEC 14443-A協議對標簽通信的規定，本文設計的無源電子標簽數字電路芯片的結構如圖1所示，主要由通信安全、信息安全、存儲以及控制等4個單元組成，圖1同時給出各個單元中所需子電路模塊的組成結構。

由于電子標簽采用的半雙工通信方式，為減小芯片面積，本文采用復用的方法對各單元的子電路模塊進行設計。在信道層次上，將加密/解密子電路模塊復用，將校驗碼的生成和校驗子電路模塊復用；在子電路模塊內部層次上，將計數器以及鎖存器等電路復用。

電子標簽以被動方式通過天線的感應獲得能量，如果電路的功耗過大，將出現能量不足和信號不穩定等狀態，因此本文采用門控時鐘技術和控制電路節點跳變方法降低所設計電子標簽的功耗。在結構層次上，以門控時鐘取代原始時鐘，為子電路模塊提供時鐘信號；在子電路模塊內部層次上，控制電路系統內部各觸發器和鎖存器輸出的跳變次數。

2 控制單元以及存儲單元

考慮到系統任務的復雜度，控制單元調度任務的工作由主控制和從協議控制2個子電路模塊協同完成。主控制子電路模塊用于協調通信安全、信息安全以及存儲等單元中各子電路模塊，為從協議控制子電路模塊做準備；從協議控制子電路模塊用于完成預設的通信方案。

由于本文設定標簽接收和發送的最大字節數為32位，而各子電路模塊的接口總線為8位，為了協調電路系統發送存儲數據和加密操作的時序，控制單元設置了一由28個字節構成的寄存器組，作為虛擬RAM，以暫存數據。

標簽操作的數據存放在存儲單元的E2PROM電路中，為了與總線接口配合，存儲單元中包含了接口電路，以完成控制單元與E2PROM之間的總線轉換。

3 通信安全單元

在無線通信過程中，由于信號容易受到突發的偶然因素和系統本身使用特點的影響產生干擾［2］，考慮到電子標簽的半雙工通信方式及其成本，本文在通信安全單元的設計中，采用數據編碼技術、信道編碼技術和防沖突訪問控制等3種技術進行檢錯。通過改進米勒碼解碼器對接收信號進行解碼，并以曼徹斯特碼編碼器對發送信號進行編碼。

通信安全單元既需要生成信道循環冗余校驗碼和奇校驗碼，又要對接收的信道校驗碼進行校驗，這2個功能具有相同的電路結構，數據以比特流的形式傳輸，因此可采用功能復用方法設計循環冗余校驗和奇校驗模塊子電[LL]路。本文同時基于面向位沖突幀的樹型搜索算法的防沖突訪問機制［3］，設計防沖突訪問控制子電路模塊。

4 信息安全單元

對無源電子標簽信息的安全性造成威脅的因素有人為和客觀2種，結合本文研制的電子標簽存儲的數據量較少特點，信息安全單元可采用如下技術設計：

(1 采用基于DES（Data Encryption Standard）密碼體系的CFB方式設計加密協處理器，使有效數據加密后才在信道中傳輸；

(2 采用基于DES密碼體系的三重相互認證機制，使閱讀器和電子標簽可分別確認對方操作的合法性。

[BT3]4.1 密碼體系的優化設計

DES密碼體系CFB方式的設計核心是加密函數，其結構以及優化方案可由圖2所示體系給出。主要包括初始置換、逆初始置換、循環結構以及置換選擇A的優化設計。

如果以連線方法實現初始置換的位映射關系，不僅使版圖的布局布線工作量增大，而且連線占用面積也較大，因此，本文采用移位寄存器方法［4］實現初始置換的功能?？紤]到初始置換表中每一列的值分別對應每一輸入字節的位2，4，6，8和位1，3，5，7，而且這里設定的接口總線寬為1個字節，所以可將初始置換表按照如下矩陣進行轉換：

{初始置換表}＝{初始置換的每一列}×{每個字節由低位到高位排列}

而且，每一位數據分別存儲在8個移位寄存器的第一個位置，當接收到1個字節，各移位寄存器的內容均右移一位，于是便可得到圖2中的初始置換電路結構。類似地，逆初始置換也以移位寄存器的方法實現位映射關系。

考慮到研制芯片中時鐘周期的裕度較大，因此，采用兩次循環結構展開和二級流水線相結合的技術設計循環結構，實現了在面積和速度上取得較好平衡的目標，其結構的優化方法在如圖2中一并給出。

對置換選擇A，將其置換表中的數值分成上下2部分，每部分數據按照每行8位的格式排列，并將上半部分的前4位數據和下半部分的后4位數據合成為1個字節，而且對經過置換選擇的密鑰進行循環左移，結構如圖2中的置換選擇A電路結構所示。

4.2 三重相互認證機制

由于信息安全單元采用對稱密鑰DES密碼體系對數據進行加解密，閱讀器和標簽具有相同的密鑰，因此，可采用基于DES密碼體系的三重認證機制確保數據的真實性。閱讀器和標簽只有經過相互認證后，才能對存儲的數據和參數進行操作，主要步驟包括：

(1 閱讀器發送“認證查詢口令”到標簽，標簽產生一隨機數RA，加密后反饋回閱讀器；

(2 閱讀器產生一隨機數RB，并且使用共同的密鑰，將RA和RB加密成數據塊Token1并發送給標簽，標簽對收到的Token1解密，并將從中取得的RA與原先發送的RA比較，一致時，將收到的RB加密成數據塊Token2，并反饋回閱讀器，進一步確認雙方的合法身份；

(3 閱讀器對收到的Token2解密，并將從中取得的RB與原先發送的RB比較，一致時，則發送身份確認命令到標簽，標簽響應并確認。

5 驗證平臺

為檢驗所設計數字集成電路芯片的通信功能，本文設計了相應的驗證平臺，結構如圖3所示。

測試向量發生器用于產生各測試向量，為芯片提供輸入信號；閱讀器數據發送器將測試向量轉換為電子標簽數字集成電路能夠識別的幀格式；響應分析器用于偵查所設計芯片的響應是否為輸入信號要求的反饋。

針對通信功能，本文對輸入信號組合加于約束，所設計的測試向量集具備如下特征：

(1 測試校驗出錯情況：當標簽接收數據的校驗碼出錯，測試檢錯功能。

(2 測試序列號出錯情況：當標簽接收的序列號與期望值不一致，測試檢錯功能。

(3 測試命令數目出錯情況：當標簽接收的命令數目與期望值不一致，命令數目約束比期望值多或少，測試檢錯功能。

(4 測試命令出錯情況：當標簽接收命令為當前通信狀態不能接收的命令，命令約束為其他通信狀態的操作命令，測試檢錯功能。

(5 測試命令操作時間間隔出錯情況：當標簽在規定的時間間隔內接收命令，時間間隔范圍約束為一次操作完成時間和幀保護時間，測試檢錯功能。

6 結 語

本文采用Synopsys工具，結合中芯國際的0.35 μm工藝庫，可以得到本文所設計芯片的面積和功耗如表1、┍2所示：

表1、表2中，工藝庫定義的芯片面積以一個與非門作為單位，因此本文設計芯片的面積為36 877.750 000 μm2，功耗為30.845 8 mW。

根據上述驗證平臺和測試向量集,對本文所研制芯片進行通信功能測試，其結果的波形截圖如圖4所示。由圖4可見設計電路能夠檢測出校驗碼、命令數目和命令等出錯情況。

綜合上述結果可見，設計的芯片符合ISO/IEC14443-A協議，并可以滿足無源電子標簽對通信和信息安全性的雙重要求。

參 考 文 獻

［1］陳新河.無線射頻識別(RFID技術發展綜述\[J\].標準與技術追蹤,2005(7:22-26.

［2］約翰?麥克納馬拉.數據通信技術［M］.北京：中國鐵路出版社,1984.

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【關鍵詞】數字電路 讀圖 基本方法

【中圖分類號】TN79 【文獻標識碼】A 【文章編號】1674-4810（2015）30-0123-03

人類生活帶著對電子技術越來越強烈的依賴進入新世紀。電子技術對人們的這種深刻影響，使廣大青少年及電子愛好者對電子技術知識的興趣也越來越濃厚。

在中學，物理是一門較難的學科，如電磁場的特性，學生看不見、摸不著。在職業學校電學也是課程中相對難學的一門課，一方面電學比較抽象，另一方面電工電子和一系列電路理解起來有個過程，尤其是電路圖，學會看電路圖，十分重要。

看懂電子電路圖是電子技術工作人員的基本能力，就如一個車工必須看懂機械零件圖一樣。因為只有看懂了電子電路原理圖以后才能對電路進行調試、維修和改進。因此，具有一定的電子電路圖的識圖技能是分析和解決電子技術問題和深入學習的基礎。

一 數字電路圖的識圖方法

首先讓我們了解一下什么是數字電路圖。

對數字信號進行處理的電路就是數字電路圖。數字電路有以下幾個顯著特點：（1）數字信號采用二值信息――高電平和低電平。（2）數字電路中的晶體管僅在“開關狀態”工作，即只工作在飽和和截止兩個狀態。這兩個狀態對應二值信息的0和1。（3）數字電路的基本單元對元器件的精度要求不高，只要能判斷出高、低電平就可以了，因此便于集成化和系列化生產，成本低廉，使用方便。（4）對數字電路的研究一般集中在輸入和輸出的邏輯關系方面，包括邏輯分析和邏輯設計。（5）數字電路能對數字信號進行邏輯和算術的運算，廣泛應用在智能控制和計算機等現代科技中。

電路圖就是人們使用約定的電路符號在紙上表示是幾點電路而繪制的圖形。使用電路圖，大大方便了人們對實際電路的分析、研究和描述。數字電路圖表明了數字電路的結構和實際連接方式，通過看數字電路圖就可以了解實際電路的情況。

1.識圖的基本任務和要點

我們知道，一般電子設備的內部都具有用電子元器件組裝的電路板，這些電路板上的元器件是按照相應的電路圖紙安裝起來的。這些電路圖紙通常被稱為電路圖。常見的電路圖有方框圖、原理圖、印刷版圖、裝配圖等。

印刷版圖和裝配圖都是體現裝配關系時使用的電路圖。它們非常直觀，但往往不反映電路的結構，一般不作為理解電路原理的依據。

方框圖是用來體現工作原理的電路圖。它是把能夠實現一定功能的電路組合（單元電路）抽象化。

電原理圖是最復雜的，但也是最有用的一種電路圖。它把實際電路的內部結構，各元件之間的連接情況，清晰、簡潔地反映出來。實際上，平時我們說的電路圖就是指電原理圖。閱讀和分析電原理圖是我們認識和理解一個電路最重要的途徑。

數字電路識圖的要點一般有以下幾點：首先，要注意系統性;其次，要重點分析了解集成電路功能、內電路組成和引腳作用，這是分析數字集成電路的關鍵。就是說要采取化整為零，然后集零為整的方法，即先對各個電路或各個信號處理進行獨立的分析，然后再將它們集合起來進行整體分析。

2.數字集成電路識圖的基本方法和要求

熟練掌握一些單元電路的基本組成形式和經典電路，如整流電路、穩壓電路和某些運放集成電路等。識圖時先將這些單元電路直接畫出來，形成電路原理圖的框架，這樣可提高識圖效率。

由于數字電路大多數是以集成電路為核心構成的，所以對數字電路進行讀圖之前要先對集成電路的情況有所了解，比如集成電路在應用方面的一些功能和特點等。

就功能而言：要從數字集成電路各引腳的外電路結構以及外電路所用元器件參數等去了解認識某一具體集成電路完整的工作情況。同時，還要認識這個完整的電路系統的功能。

就特點的體現而言：一般數字集成電路并不畫出所用集成電路的內電路方框圖，這給識圖帶來了很大困難，尤其對初學者進行電路分析來說更為不利。因此在分析這類數字集成電路圖時最好先查閱有關數字集成電路的應用手冊，找到數字集成電路的內電路方框圖，這樣可給該電路分析帶來很大方便。

初學者分析數字集成電路往往感到比分立器件更困難。其實在掌握讀圖的規律以后就會感到分析數字集成電路更方便。

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一、完善課程設置

合理設置課程體系和課程內容，是提高人才培養水平的關鍵。2009年，黑龍江大學集成電路設計與集成系統專業制定了該專業的課程體系，經過這幾年教學工作的開展與施行，發現仍存在一些不足之處，于是在2014年黑龍江大學開展的教學計劃及人才培養方案的修訂工作中進行了再次的改進和完善。首先，在課程設置與課時安排上進行適當的調整。對于部分課程調整其所開設的學期及課時安排，不同課程中內容重疊的章節或相關性較大的部分可進行適當刪減或融合。如：在原來的課程設置中，“數字集成電路設計”課程與“CMOS模擬集成電路設計”課程分別設置在教學第六學期和第七學期。由于“數字集成電路設計”課程中是以門級電路設計為基礎，所以學生在未進行模擬集成電路課程的講授前，對于各種元器件的基本結構、特性、工作原理、基本參數、工藝和版圖等這些基礎知識都是一知半解，因此對門級電路的整體設計分析難以理解和掌握，會影響學生的學習熱情及教學效果；而若在“數字集成電路設計”課程中添加入相關知識，與“CMOS模擬集成電路設計”課程中本應有的器件、工藝和版圖的相關內容又會出現重疊。在調整后的課程設置中，先開設了“CMOS模擬集成電路設計”課程，將器件、工藝和版圖的基礎知識首先進行講授，令學生對于各器件在電路中所起的作用及特性能夠熟悉了解；在隨后“數字集成電路設計”課程的學習中，對于應用各器件進行電路構建時會更加得心應手，達到較好的教學效果，同時也避免了內容重復講授的問題。此外，這樣的課程設置安排，將有利于本科生在“大學生集成電路設計大賽”的參與和競爭，避免因學期課程的設置問題，導致學生還未深入地接觸學習相關的理論課程及實驗課程，從而出現理論知識儲備不足、實踐操作不熟練等種種情況，致使影響到參賽過程的發揮。調整課程安排后，本科生通過秋季學期中基礎理論知識的學習以及實踐操作能力的鍛煉，在參與春季大賽時能夠確保擁有足夠的理論知識和實踐經驗，具有較充足的參賽準備，通過團隊合作較好地完成大賽的各項環節，贏取良好賽果，為學校、學院及個人爭得榮譽，收獲寶貴的參賽經驗。其次，適當降低理論課難度，將教學重點放在掌握集成電路設計及分析方法上，而不是讓復雜煩瑣的公式推導削弱了學生的學習興趣，讓學生能夠較好地理解和掌握集成電路設計的方法和流程。第三，在選擇優秀國內外教材進行教學的同時，從科研前沿、新興產品及技術、行業需求等方面提取教學內容，激發學生的學習興趣，實時了解前沿動態，使學生能夠積極主動地學習。

二、變革教學理念與模式

CDIO（構思、設計、實施、運行）理念，是目前國內外各高校開始提出的新型教育理念，將工程創新教育結合課程教學模式，旨在緩解高校人才培養模式與企業人才需求的沖突。在實際教學過程中，結合黑龍江大學集成電路設計與集成系統專業的“數?；旌霞呻娐吩O計”課程，基于“逐次逼近型模數轉換器（SARADC）”的課題項目開展教學內容，將各個獨立分散的模擬或數字電路模塊的設計進行有機串聯，使之成為具有連貫性的課題實踐內容。在教學周期內，以學生為主體、教師為引導的教學模式，令學生“做中學”，讓學生有目的地將理論切實應用于實踐中，完成“構思、設計、實踐和驗證”的整體流程，使學生系統地掌握集成電路全定制方案的具體實施方法及設計操作流程。同時，通過以小組為單位，進行團隊合作，在組內或組間的相互交流與學習中，相互促進提高，培養學生善于思考、發現問題及解決問題的能力，鍛煉學生團隊工作的能力及創新能力，并可以通過對新結構、新想法進行不同程度獎勵加分的形式以激發學生的積極性和創新力。此外，該門課程的考核形式也不同，不是通過以往的試卷筆試形式來確定學生得分，而是以畢業論文的撰寫要求，令每一組提供一份完整翔實的數據報告，鍛煉學生撰寫論文、數據整理的能力，為接下來學期中的畢業設計打下一定的基礎。而對于教師的要求，不僅要有扎實的理論基礎還應具備豐富的實踐經驗，因此青年教師要不斷提高專業能力和素質?？赏ㄟ^參加研討會、專業講座、企業實習、項目合作等途徑分享和學習實踐經驗，同時還應定期邀請校外專家或專業工程師進行集成電路方面的專業座談、學術交流、技術培訓等，進行教學及實踐的指導。

三、加強EDA實踐教學

首先，根據企業的技術需求，引進目前使用的主流EDA工具軟件，讓學生在就業前就可以熟練掌握應用，將工程實際和實驗教學緊密聯系，積累經驗的同時增加學生就業及繼續深造的機會，為今后競爭打下良好的基礎。2009—2015年，黑龍江大學先后引進數字集成電路設計平臺Xilinx和FPGA實驗箱、華大九天開發的全定制集成電路EDA設計工具Aether以及Synopsys公司的EDA設計工具等，最大可能地滿足在校本科生和研究生的學習和科研。而面對目前學生人數眾多但實驗教學資源相對不足的情況，如果可以借助黑龍江大學的校園網進行網絡集成電路設計平臺的搭建，實現遠程登錄，則在一定程度上可以滿足學生在課后進行自主學習的需要。其次，根據企業崗位的需求可合理安排EDA實踐教學內容，適當增加實踐課程的學時。如通過運算放大器、差分放大器、采樣電路、比較器電路、DAC、邏輯門電路、有限狀態機、分頻器、數顯鍵盤控制等各種類型電路模塊的設計和仿真分析，令學生掌握數字、模擬、數模混合集成電路的設計方法及流程，在了解企業對于數字、模擬、數模混合集成電路設計以及版圖設計等崗位要求的基礎上，有針對性地進行模塊課程的學習與實踐操作的鍛煉，使學生對于相關的EDA實踐內容真正融會貫通，為今后就業做好充足的準備。第三，根據集成電路設計本科理論課程的教學內容，以各應用軟件為基礎，結合多媒體的教學方法，選取結合于理論課程內容的實例，制定和編寫相應內容的實驗課件及操作流程手冊，如黑龍江大學的“CMOS模擬集成電路設計”和“數字集成電路設計”課程，都已制定了比較詳盡的實踐手冊及實驗內容課件；通過網絡平臺，使學生能夠更加方便地分享教學資源并充分利用資源隨時隨地地學習。

四、搭建校企合作平臺

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在非微電子專業如計算機、通信、信號處理、自動化、機械等專業開設集成電路設計技術相關課程，一方面，這些專業的學生有電子電路基礎知識，又有自己本專業的知識，可以從本專業的系統角度來理解和設計集成電路芯片，非常適合進行各種應用的集成電路芯片設計階段的工作，這些專業也是目前芯片設計需求最旺盛的領域；另一方面，對于這些專業學生的應用特點，不宜也不可能開設微電子專業的所有課程，也不宜將集成電路設計階段的許多技術（如低功耗設計、可測性設計等）開設為單獨課程，而是要將相應課程整合，開設一到二門集成電路設計的綜合課程，使學生既能夠掌握集成電路設計基本技術流程，也能夠了解集成電路設計方面更深層的技術和發展趨勢。因此，在課程的具體設置上，應該把握以下原則。理論講授與實踐操作并重集成電路設計技術是一門實踐性非常強的課程。隨著電子信息技術的飛速發展，采用EDA工具進行電路輔助設計，已經成為集成電路芯片主流的設計方法。因此，在理解電路和芯片設計的基本原理和流程的基礎上，了解和掌握相關設計工具，是掌握集成電路設計技術的重要環節。技能培訓與前瞻理論皆有在課程的內容設置中，既要有使學生掌握集成電路芯片設計能力和技術的講授和實踐，又有對集成電路芯片設計新技術和更高層技術的介紹。這樣通過本門課程的學習，一方面，學員掌握了一項實實在在有用的技術；另一方面，學員了解了該項技術的更深和更新的知識，有利于在碩、博士階段或者在工作崗位上，對集成電路芯片設計技術的繼續研究和學習?；A理論和技術流程隔離由于是針對非微電子專業開設的課程，因此在課程講授中不涉及電路設計的一些原理性知識，如半導體物理及器件、集成電路的工藝原理等，而是將主要精力放在集成電路芯片的設計與實現技術上，這樣非微電子專業的學生能夠很容易入門，提高其學習興趣和熱情。

2非微電子專業集成電路設計課程實踐

根據以上原則，信息工程大學根據具體實際，在計算機、通信、信號處理、密碼等相關專業開設集成電路芯片設計技術課程，根據近兩年的教學情況來看，取得良好的效果。該課程的主要特點如下。優化的理論授課內容1）集成電路芯片設計概論：介紹IC設計的基本概念、IC設計的關鍵技術、IC技術的發展和趨勢等內容。使學員對IC設計技術有一個大概而全面的了解，了解IC設計技術的發展歷程及基本情況，理解IC設計技術的基本概念；了解IC設計發展趨勢和新技術，包括軟硬件協同設計技術、IC低功耗設計技術、IC可重用設計技術等。2）IC產業鏈及設計流程：介紹集成電路產業的歷史變革、目前形成的“四業分工”，以及數字IC設計流程等內容。使學員了解集成電路產業的變革和分工，了解設計、制造、封裝、測試等環節的一些基本情況，了解數字IC的整個設計流程，包括代碼編寫與仿真、邏輯綜合與布局布線、時序驗證與物理驗證及芯片面積優化、時鐘樹綜合、掃描鏈插入等內容。3）RTL硬件描述語言基礎：主要講授Verilog硬件描述語言的基本語法、描述方式、設計方法等內容。使學員能夠初步掌握使用硬件描述語言進行數字邏輯電路設計的基本語法，了解大型電路芯片的基本設計規則和設計方法，并通過設計實踐學習和鞏固硬件電路代碼編寫和調試能力。4）系統集成設計基礎：主要講授更高層次的集成電路芯片如片上系統（SoC）、片上網絡（NoC）的基本概念和集成設計方法。使學員初步了解大規模系統級芯片架構設計的基礎方法及主要片內嵌入式處理器核。

豐富的實踐操作內容1）Verilog代碼設計實踐：學習通過課下編碼、上機調試等方式，初步掌握使用Verilog硬件描述語言進行基本數字邏輯電路設計的能力，并通過給定的IP核或代碼模塊的集成，掌握大型芯片電路的集成設計能力。2）IC前端設計基礎實踐：依托Synopsys公司數字集成電路前端設計平臺DesignCompiler，使學員通過上機演練，初步掌握使用DesignCompiler進行集成電路前端設計的流程和方法，主要包括RTL綜合、時序約束、時序優化、可測性設計等內容。3）IC后端設計基礎實踐：依托Synopsys公司數字集成電路后端設計平臺ICCompiler，使學員通過上機演練，初步掌握使用ICCompiler進行集成電路后端設計的流程和方法，主要包括后端設計準備、版圖規劃與電源規劃、物理綜合與全局優化、時鐘樹綜合、布線操作、物理驗證與最終優化等內容。靈活的考核評價機制1）IC設計基本知識筆試：通過閉卷考試的方式，考查學員隊IC設計的一些基本知識，如基本概念、基本設計流程、簡單的代碼編寫等。2）IC設計上機實踐操作：通過上機操作的形式，給定一個具體并相對簡單的芯片設計代碼，要求學員使用Synopsys公司數字集成電路設計前后端平臺，完成整個芯片的前后端設計和驗證流程。3）IC設計相關領域報告：通過撰寫報告的形式，要求學員查閱IC設計領域的相關技術文獻，包括該領域的前沿研究技術、設計流程中相關技術點的深入研究、集成電路設計領域的發展歷程和趨勢等，撰寫相應的專題報告。

3結語

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【關鍵詞】基本結構；靜態特性；動態特性；功耗計算；閂鎖效應；CMOS集成電路特性；閂鎖效應動態功耗

1.引言

CMOS數字集成電路是目前大規模和超大規模數字集成電路中廣泛應用的一種電路結構，與NMOS和PMOS數字電路相比較，CMOS數字電路在功耗、噪聲抑制、抗干擾能力等方面具有明顯的優勢。并且由于CMOS數字電路的集成度可以做的非常高，在總體性能上已經超出了TTL電路，因此得到了迅速而廣泛地運用。目前CMOS電路占據了99%的市場份額。特別是CMOS電路的制造工藝已經達到了深亞微米范圍后，器件特性的變化帶來了一系列需要重視的問題。但是在高校傳統的數字電路課程的教材中，對TTL電路的原理和特性講述的比較詳細，對CMOS電路的原理和特性卻介紹過于簡單。特別是對CMOS電路的關鍵的幾個電氣特性講述的更少。因此揭示CMOS數字電路的構成，研究CMOS電路電氣特性以及CMOS電路在設計數字系統中一些注意事項，是數字電路課程的教學和正確設計數字系統的一個需要引起注意的環節。

2.反相器的靜態特性

在CMOS數字電路中，反相器是所有數字電路設計的核心。幾乎所有的CMOS電路的電氣特性都可以從反相器得到的結果中推斷出來。

Nmos管的開關特性如圖1a所示，UT是Nmos管的開啟電壓，當電壓│UGS│≥│UT│時，Nmos管呈現出導通的狀態，導通電阻的阻值與UGS的大小呈非線性變化，如圖1a所示，輸出電阻的典型值在K?范圍內。當電壓│UGS│≤│UT│時Nmos管呈現出截止的狀態，其電阻非常大。在Pmos管的開關特性中如圖1b所示，PMOS管和NMOS管成對偶性

在CMOS電路中，推薦的邏輯高電平為VDD，低電平為VSS。因此從圖1C所示的反相器電路圖中可以看出：當輸入邏輯高電平時，此時│UGS│≥│UT│，因此Nmos管導通，UO=VSS。反之Pmos管導通，UO=VDD。

假設一個反相器的輸入變量為In，輸出變量為Out，反相器的輸出電壓與輸入電壓的關系為：，傳輸特性曲線如圖1.d所示。電壓傳輸特性曲線是對CMOS反相器靜態特性的最佳的描述。

從中可以看出反相器的特點：

a.輸出電壓擺幅等同于電源電壓，對干擾信號和噪聲有很強的抗干擾能力。

b.因為MOS管內部的柵極是一個完全的絕緣體，所以有著極高的輸入阻抗。反相器靜態時的輸入電流幾乎為零。

c.反相器在靜態時，Pmos管和Nmos管總有一個是截止的，因此流過VDD和VSS間的電流僅僅反相器內部的漏電流。常溫下一個含100萬門的芯片，在2.5V電壓下工作的功耗通常在0.125mW。

3.反相器的動態特性

3.1 反相器的動態功耗和工作頻率的關系

反相器的動態功耗主要是由于負載電容的充放電消耗的。當PMOS管導通時，NMOS管截止時，CL從電源吸取了一定數量的能量，輸出電壓從01。當PMOS管截止，NMOS管導通時，電容CL通過NMOS管釋放能量，輸出由10。如圖3.1所示。

假設輸入的是一個理想的方波，即上升沿和下降沿為零，為簡化計算，不考慮Pmos管和Nmos管在翻轉期間二個場效應管同時導通的情況。反相器輸出從01翻轉期間電容從電源中取得的能量為對此翻轉區間的積分：

在電容上存儲的能量Ec通過通過對其在相應周期上對瞬時功耗積分求得：

由此可以看到，從電源中吸取能量的一半消耗在MOS管中，另一半存儲在電容C中，在1到0的翻轉時CL上的能量通過PMOS管進行放電。

由此可以推出，如果考慮到反相器工作頻率的話，反相器靜態時01翻轉時的功耗為：

反相器的工作頻率越高，從電源中吸取的能量也越大。

3.2 電源和輸入端信號幅度對CMOS的影響

雖然CMOS電路具有很多的優點，但是由于有一些自身固有的工藝結構引發的寄生效應，如果使用不當，很容易引起CMOS電路的閂鎖效應，電路發熱直至燒毀。在使用時必須引起注意。

閂鎖效應就是指CMOS器件所固有的寄生雙極晶體管(又稱寄生可控硅，簡稱SCR)被觸發導通，而觸發和導通常常是由于CMOS器件的工作電壓波動，或者是輸入端信號幅度波動等因素引起的。觸發后會在在CMOS器件的電源VDD與地線VSS之間形成低阻抗大電流通路，導致器件出現邏輯錯誤，發熱甚至燒毀器件的現象。如圖3.2a和3.2b所示。

在正常狀態下，VDD和VSS間只有很小的電流通過。由于輸入端的脈沖產生瞬間的上沖，或者電源波動產生的波動，在電阻Rw2端產生了電流IRS，IRS電流在寄生的PNP管基極產生了壓降，如果壓降大于0.7V，寄生的PNP管進入了導通狀態。同樣，寄生的PNP管導通后在電阻Rs處也產生了壓降，又促使寄生的NPN管進入導通狀態。這樣一個閉合的正反饋的過程就形成了。同樣，通過C2的下降沿也會產生同樣的效果。此時VDD和VSS間會有大電流通過，即便是電源波動消失或者干擾波消失，電路內仍然有電流通過，只有斷開電源才能使得CMOS電路內的正反饋消失。

由以上分析可以得出發生閂鎖效應的條件為：

a.當輸入端或者輸出端出現了大于VDD或者小于VSS的信號，滿足了寄生晶體管產生正反饋的條件。

b.電源電壓產生了波動，當電壓波動過大時使得寄生的晶體管為正偏置，因而產生了閂鎖效應。

為防止產生閂鎖效應，輸入端或者輸出端要滿足以下條件

有上述分析可得出電源和輸入信號的注意事項是：

(1)在布線的時候，CMOS的電源必須加上退耦電容。因為過高的電壓波動會使得IRS電流增大，寄生的雙極晶體管發生正反饋而產生閂鎖效應。

(2)電源提供的電流選擇一個合適的數值，避免一旦發生閂鎖效應的時候，減少因電流過大而燒毀電路的可能.

(3)輸入端的信號不能超過CMOS電路的工作電壓VDD。過高的輸入電壓會使電路進入正反饋的狀態，從而發生閂鎖效應。從CMOS電壓傳輸特性曲線中可以看出在輸入信號VIH=VDD，VIL=VSS時，CMOS電路的噪聲容限等參數為最佳狀態。

(4)輸出端或輸入端避免跨接大電容。在開機或關機時，對電容的瞬間的充放電同樣會改變寄生三極管的偏置電壓而使CMOS進入閂鎖效應，電容一般不能大于0.01?。在負載接有大電容時，可以串聯電阻，如圖3.3所示。

(5)避免信號長線傳輸，因為信號在長線傳輸中的分布電容可能會產生振蕩引發產生閂鎖效應。長線連接的方法如圖3.4所示。

4.結束語

理解CMOS電路的電器特性是正確使用CMOS電路的關鍵。從CMOS電路電壓傳輸特性的曲線中，可以讀出電氣特性的諸多參數。理解CMOS電路的閂鎖效應的觸發機制，是正確使用CMOS電路的關鍵。在CMOS電路飛躍發展的時代，特別是在CMOS電路進入了深亞微米時代，理解和掌握CMOS集成電路的電氣特性顯得特別重要。

參考文獻

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關鍵詞：時鐘樹；時鐘樹長度；時鐘樹平衡；占空比

中圖分類號： TP302文獻標識碼：A文章編號：1009-3044(2011)16-3950-02

Research and Methodologies of Improving Quality of Clock Tree

KE Lie-jin, WU Xiu-long, XU Tai-long

(School of Electronics and Information Engineering, Anhui University, Hefei 230601, China)

Abstract: The elements of clock tree performance: clock tree insertion delay, clock skew and clock signal duty cycle are analyzed. The strategy of improving quality of clock tree are analyzed, the strategy includes reasonable floorplan, reasonable clock source, to avoid macro clock pin bring adverse to clock tree balance, handling the discrete clock gating correctly, improving clock signal duty cycle based on clock inverter.

Key words: clock tree; clock tree insertion delay; clock tree balance; duty cycle

在數字集成電路設計中，時鐘作為信號的基準，對電路系統的功能和性能起關鍵性的作用，時鐘信號的載體是時鐘樹，時鐘樹是一個電路網絡，通過時鐘樹網絡，時鐘信號被從時鐘源分級傳輸到時序器件的時鐘接受端。

同步數字集成電路的性能很大程度決定于時鐘網絡的設計，首先時鐘信號決定數據傳輸節拍和系統工作頻率。其次，時鐘網絡是芯片中翻轉頻率最高的電路之一，時鐘網絡對布局、布線、功耗資源占有率很大。再次，時鐘網絡的規模造成時鐘信號翻轉時會吸取大的電流，并且時鐘信號轉換時間很小，容易造成電源網絡上的噪聲，因此構建一個好的時鐘網絡對于一顆芯片而言是非常重要的。

隨著數字集成電路規模的不斷增大，系統頻率的要求越來越高，時鐘網絡的結構越來越復雜，如何構建時鐘樹，以及如何提高時鐘樹的性能成為越來越重要的問題。

本文討論了時鐘樹的常用性能指標：時鐘樹長度、時鐘樹的偏差和時鐘信號占空比，分析了時鐘樹的構建對時序、功耗的影響。

1 縮短時鐘樹長度的好處及相應策略

1.1 縮短時鐘樹長度的好處

時鐘樹從時鐘源開始，通過buffer或inverter逐級向時鐘終點扇出，構建時鐘樹。一條時鐘樹分支上面的cell delay 和 net delay之和構成了這個分支的長度，除了某些設計的特殊性要求最小的時鐘樹長度外，時鐘樹的長度越短越好，時鐘樹上的cell本身會消耗功耗，占據面積，所以短的時鐘樹有利于降低功耗，降低面積。這對于現代手持設備而言，意義巨大。

在90nm及更高級的工藝中，時序分析需要考慮OCV(On Chip Variation)，OCV的情況下的setup計算方法是：launch path采用max_delay , capture path采用min_delay，也就是說，tree的長度越長，因OCV造成的launch的tree的延時與capture的tree的延時二者之差越大。這樣時序就越難滿足。

1.2 縮短時鐘樹長度的策略

在數字后端設計中，floorplan階段的布局會對之后的時鐘樹長度造成很大影響，所以一個好的floorpaln會非常有利于后面的CTS(clock tree synthesis)。

在floorplan階段會有一定數量的macro要擺放，在擺放這些macro時要避免產生狹窄的通道，因為當這些狹窄的通道內被放入寄存器后，連接這些寄存器的tree就會做得比較長，而時鐘樹引擎會盡量平衡時鐘樹的所有分支，這樣其它分支就會被這些長的分支拉長了，造成了功耗和面積的浪費，時序的不容易滿足。

2 時鐘樹平衡

2.1 時鐘源的設置對時鐘樹平衡的影響

如果時鐘源離core里面的邏輯比較遠，該時鐘驅動的寄存器一部分在時鐘源附近，另一部分遠離時鐘源，那么這個時鐘樹就不容易balance, 例如時鐘來源于一個IO。可以改變時鐘的創建位置，如圖1所示，在IO 面向core的輸出pin后面插兩級時鐘buffer，把buffer_2 放置于靠近core的位置，在buffer_2的輸出端Y創建時鐘，使該時鐘所驅動的寄存器相對于時鐘源分布得更均勻，這樣有利于時鐘樹的平衡。

如果芯片的時鐘信號來源于芯片的IO，那么這個IO的特性將會影響到其后面的時鐘樹性能。這個IO的信號上升斜率和下降斜率可能不一致，而這種不一致會通過時鐘網絡逐級傳輸下去，時鐘樹綜合引擎會平衡上升傳播延時和下降傳播延時，這樣為了達到平衡，一些多余的buffer或inverter就被去了，因此，時鐘樹就被拉長了。

解決這個問題，可以選用信號上升斜率和下降斜率一致的IO，也可以把時鐘源的創建位置從IO的面向bond的pin移到面向core的pin上。

2.2宏模塊的時鐘端對時鐘樹balance的影響

某些macro的lib 庫會定義一個內部的clock tree，因此造成時鐘樹在此處不平衡，而此處的不平衡又造成了這個小區域和整個時鐘域之間的不平衡?？梢栽谶@些macro的時鐘端設一個float pin，這樣工具就會考慮到這個float pin值，時鐘樹偏差就會做得比較小。

對于某些IP，其時鐘端輸入電容比較大，CTS engine為了滿足此處的transition和capacitance的約束，就會在此處插入一些buffer或inverter，這樣時鐘樹就被這些buffer或inverter拉長了。可以在這些IP的時鐘輸入端附近插入一個合適驅動能力的buffer，并使其位置固定。再在這個buffer的輸入端定義一個float pin，這樣就可以避免大的輸入電容的時鐘端對時鐘樹性能的影響。

2.3 分離門控對時鐘樹balance 的影響

門控時鐘可以降低功耗和面積，但是分離門控時鐘會對時鐘樹平衡產生不利影響。如圖2所示。

CTS engine 會把clk -->GN-->Q-->A-->Y和clk-->B-->Y都當作時鐘路徑，而CTS engine計算最短延時時計算通過clk-->B-->Y的路徑，計算最長延時時計算通過clk -->GN-->Q-->A-->Y的路徑，時鐘樹因此造成了比較大的偏斜。而實際的時鐘傳輸路徑只有通過clk-->B-->Y的，所以可以在A端設一個exclude pin，另外一種解決方法是在CTS之前斷掉與門A-->Y的timing arc，CTS之后再恢復這個地方的timing arc。

2.4 clock inverter 和clock buffer對時鐘信號占空比的影響

從時鐘樹構成元素角度來分，時鐘樹有三種方式，clock buffer構成的時鐘樹、clock inverter構成的時鐘樹、clock buffer和clock inverter混合構成的時鐘樹。clock buffer 由前一級小寬長比的inverter和后一級大寬長比的inverter構成，前一級提供小的輸入電容，后一級提供大的驅動能力。

對于時鐘占空比要求高的設計，采用只有inverter構成的時鐘樹會有更好的效果。由于PMOS和NMOS的充放電速度不一樣，一個上升沿的信號和一個下降沿的信號經過一個clock buffer的延時是不一樣的，即使時鐘源發送出0.5占空比的時鐘信號，在時鐘信號的傳輸過程中，占空比也會偏離0.5。

而對于由inverter構成的時鐘網絡，如圖3所示，第n級inverter 和第n級net造成的上升沿時鐘信號和下降沿時鐘信號的傳播延時不一致將在第n+1級inverter和第n+1級net處得到補償，而clock buffer內部的兩個inverter已經相對固定，無法形成inverter和net構成的自動補償機制。

3 結束語

本文關注于如何提高時鐘樹性能，具體介紹了如何縮短時鐘樹長度、減小時鐘樹偏斜、優化時鐘信號占空比。對于影響時鐘樹性能的因素：floorplan、時鐘源的位置、時鐘IO的信號上升下降斜率、宏模塊時鐘端的電容、門控時鐘的處理、clock inverter的使用都分析了相應的策略。

參考文獻：

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[3] 汪B.基于Garfield5設計中時鐘樹綜合技術研究[D].南京:東南大學,2006.

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一、數字電子技術課程教學現狀

電子專業教師只有具備了過硬的理論與實踐技術，才能更好地組織電子專業課的教學，擁有較強的動手能力才能在課堂上做到游刃有余，教得順手。學生才能學有所獲。因此要廢除舊的教學方法，數字電子技術專業教師必須全方位考慮的問題，必須從數字數字電子技術教學特點出發，不斷進行改革，調動學生的學習興趣，研究出新的教學方法，形成新的教學模式。

1.傳統教材不適應高職教育特點

教材方面，雖然現在市場上有很多所謂的針對高職高專院校的教材，但事實上，很多都只是普通高等院校教材的壓縮而已，并沒有能真正針對高職高專的特點。比如傳統數字電路的教材按照課程的學科體系，詳細介紹目前已普遍使用的各種數字集成電路內部電路的分析與設計。而其對象僅限于中、小規模集成電路本身，對如何應用各種數字集成電路構建數字系統方面，卻沒有涉及。因此學生無法對數字電路和數字系統形成整體認識。這樣的教材在技術上反映的是20年前數字電路的水平，在內容上沒有也不可能體現高職教育重應、重實踐的教學特點。

2.傳統的實驗教學方法不利于創新人才的培養

傳統的實驗教學方法一個最顯著的特點就是它的驗證性。老師指導學生實驗的目的就是為了驗證某一個定理或結論，其優點是針對性較強，指導方便，學生實驗成功率較高，但是這種實驗很容易使學生產生滿足感和依賴性，學生不太愿意進一步思考“為什么要這樣做”。因此，這種傳統的驗證性實驗具有簡單性，它嚴重制約著學生創新意識的培養，阻礙著學生主動探索的積極性，不利于創機關報人才的培養。

二“、數字電子技術”課程特點

“數字電子技術”課程是電類、信息類等專業學生進入本專業時首先開始學習的一門專業基礎必修課程，該課程與后續開設的“微機原理”、“單片機原理”、“EDA技術”等諸多專業課程密切相關，是學生專業素質形成的關鍵性課程之一，在課程體系設置中有著重要的基礎性地位。教學目的是讓學生積累豐厚、扎實的數字電子技術基礎知識，為后續課程的學習打下良好基礎，同時培養學生的自主學習能力和創新能力。近年來，數字電子技術的應用已發展到甚大規模集成電路，隨著現代電子技術、計算機技術以及通訊和網絡技術的迅速發展，使得課程內容日趨分化，分析方法更加多樣，授課內容愈加復雜，目前課程教學正處在優化、調整、整合的時期，涌現了大量的關于教學研究和教學改革的探索文章。

三、整合課程教學內容，提高教學效果

電子技術飛速發展的今天，數字電路中的一些傳統內容已經不適合現代電子信息技術發展的需要。為此，對課程內容的調整勢在必行。調整后的內容一定要體現課程知識體系的先進性、前瞻性與實用性。目前“數字電子技術”課程過于學科化，缺乏新觀點、新知識、新技術、新器件，因此課程內容的改革應立足于成熟的需要為應用，同時需要增加現代科學的新技術，讓學生了解知識的前沿和動態，以拓展學生的知識領域，在授課計劃的修訂中，一是要合理安排課程的經典內容與現代數字電路內容的課時比例，大量精簡壓縮分立元件、小規模集成電路的內容，明確扼要地講述中規模集成電路及其應用，著重于外部邏輯功能的描述和分析，強調外特性和重要參數，不詳細講內部電路。二是要把硬件描述（VHDL）和EDA（CPLD/FPGA）技術另設為一門新課。新的授課計劃可以先在電子與信息技術、計算機控制技術、自動控制技術等電類專業中試運行

四、重構數字電子技術理論與實踐教學體系

1.強調“基本知識、基本方法、基本思想”的“三基”核心“，以不變應萬變”的學習思路

由于電子技術的發展日新月異，數字電子電路的構成方式從早期的以邏輯門、觸發器為基礎，發展到現在以集成電路為基礎，其常用分析和設計手段從早期的邏輯表達式、卡諾圖等，發展到現在以EDA計算機輔助技術為主流，數字電子技術的知識體系也日益龐大。所以在教學中首先要讓學生認識到課程的性質和特點，同時讓學生知道，電路的具體形式是變化無窮的。

2.重視知識的體系化教學

“數字電子技術”的知識點很多，因此教師在教學中就要特別重視知識的體系化教學。在緒論課上，通過對學科發展歷史和應用領域的介紹，把教材上的各個章節所講的內容和作用簡略說明一下，使學生在學習具體知識點之前，了解數字電子技術的發展過程、知識構成體系和各種有趣有價值的應用，從而調動學生的學習興趣，提高學習的積極性。

3.在各個教學環節中，注重理論與實踐有機結合

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關鍵詞：集成電路設計；本科教學；改革探索

作者簡介：殷樹娟（1981-），女，江蘇宿遷人，北京信息科技大學物理與電子科學系，講師；齊臣杰（1958-），男，河南扶溝人，北京信息科技大學物理與電子科學系，教授。（北京 100192）

基金項目：本文系北京市教委科技發展計劃面上項目（項目編號：KM201110772018）、北京信息科技大學教改項目（項目編號：2010JG40）的研究成果。

中圖分類號：G642.0     文獻標識碼：A     文章編號：1007-0079（2012）04-0064-02

1958年，美國德州儀器公司展示了全球第一塊集成電路板，這標志著世界從此進入到了集成電路的時代。在近50年的時間里，集成電路已經廣泛應用于工業、軍事、通訊和遙控等各個領域。集成電路具有體積小、重量輕、壽命長和可靠性高等優點，同時成本也相對低廉，便于進行大規模生產。自改革開放以來，我國集成電路發展迅猛，21世紀第1個10年，我國集成電路產量的年均增長率超過25%，集成電路銷售額的年均增長率則達到23%。我國集成電路產業規模已經由2001年不足世界集成電路產業總規模的2%提高到2010年的近9%。我國成為過去10年世界集成電路產業發展最快的地區之一。伴隨著國內集成電路的發展，對集成電路設計相關人員的需求也日益增加，正是在這種壓力驅動下，政府從“十五”計劃開始大力發展我國的集成電路設計產業。

在20世紀末21世紀初，國內集成電路設計相關課程都是在研究生階段開設，本科階段很少涉及。不僅是因為其難度相對本科生較難接受，而且集成電路設計人員的需求在我國還未進入爆發期。我國的集成電路發展總體滯后國外先進國家的發展水平。進入21世紀后，我國的集成電路發展迅速，集成電路設計需求劇增。[1]為了適應社會發展的需要，同時也為更好地推進我國集成電路設計的發展，國家開始加大力度推廣集成電路設計相關課程的本科教學工作。經過十年多的發展，集成電路設計的本科教學取得了較大的成果，較好地推進了集成電路設計行業的發展，但凸顯出的問題也日益明顯。本文將以已有的集成電路設計本科教學經驗為基礎，結合對相關院校集成電路設計本科教學的調研，詳細分析集成電路設計的本科教學現狀，并以此為基礎探索集成電路設計本科教學的改革。

一、集成電路設計本科教學存在的主要問題

在政府的大力扶持下，自“十五”計劃開始，國內的集成電路設計本科教學開始走向正軌。從最初的少數幾個重點高校到后來眾多相關院校紛紛設置了集成電路設計本科專業并開設了相關的教學內容。近幾年本科學歷的集成電路設計人員數量逐漸增加，經歷本科教學后的本科生無論是選擇就業還是選擇繼續深造，都對國內集成電路設計人員緊缺的現狀起到了一定的緩解作用。但從企業和相關院校的反饋來看，目前國內集成電路設計方向的本科教學仍然存在很多問題，教學質量有待進一步提高，教學手段需做相應調整，教學內容應更多地適應現階段產業界發展需求。其主要存在以下幾方面問題。

首先，課程設置及課程內容不合理，導致學生學習熱情降低?，F階段，對于集成電路設計，國內的多數院校在本科階段主要開設有如下課程：“固體物理”、“晶體管理”、“模擬集成電路設計”和“數字集成電路設計”（各校命名方式可能有所不同）等。固體物理和晶體管原理是方向基礎課程，理論性較強，公式推導較多，同時對學生的數學基礎要求比較高。一方面，復雜的理論分析和繁瑣的公式推導嚴重降低了本科生的學習興趣，尤其是對于很多總體水平相對較差的學生。而另外一方面，較強的數學基礎要求又進一步打擊學生的學習積極性。另外，還有一些高等院校在設置課程教學時間上也存在很多問題。例如：有些高等院校將“固體物理”課程和“半導體器件物理”課程放在同一個學期進行教學，對于學生來說，沒有固體物理的基礎就直接進入“晶體管原理”課程的學習會讓學生很長一段時間都難以進入狀態，將極大打擊學生的學習興趣，從而直接導致學生厭學甚至放棄相關方向的學習。而這兩門課是集成電路設計的專業基礎課，集成電路設計的重點課程“模擬集成電路設計”和“數字集成電路設計”課程的學習需要這兩門課的相關知識作為基礎，如果前面的基礎沒有打好，很難想象學生如何進行后續相關專業知識的的學習，從而直接導致學業的荒廢。

其次，學生實驗教學量較少，學生動手能力差。隨著IC產業的發展，集成電路設計技術中電子設計自動化（Electronic design automatic，EDA）無論是在工業界還是學術界都已經成為必備的基礎手段，一系列的設計方法學的研究成果在其中得以體現并在產品設計過程中發揮作用。因此，作為集成電路設計方向的本科生，無論是選擇就業還是選擇繼續深造，熟悉并掌握一些常用的集成電路設計EDA工具是必備的本領，也是促進工作和學習的重要方式。為了推進EDA工具的使用，很多EDA公司有專門的大學計劃，高校購買相關軟件的價格相對便宜得多。國家在推進IC產業發展方面也投入了大量的資金，現在也有很多高等院校已經具備購買相關集成電路設計軟件的條件，但學生的實際使用情況卻喜憂參半。有些高校在培養學生動手能力方面確實下足功夫，學生有公用機房可以自由上機，只要有興趣學生可以利用課余時間摸索各種EDA軟件的使用，這對他們以后的工作和學習奠定了很好的基礎。但仍然還有很多高校難以實現軟件使用的最大化，購買的軟件主要供學生實驗課上使用，平時學生很少使用，實驗課上學到的一點知識大都是教師填鴨式灌輸進去的，學生沒有經過自己的摸索，畢業后實驗課上學到的知識已經忘得差不多了，在后續的工作或學習中再用到相關工具時還得從頭再來學習。動手能力差在學生擇業時成為一個很大的不足。[2]

再者，理工分科紊亂，屬性不一致。集成電路設計方向從專業內容及專業性質上分應該屬于工科性質，但很多高校在專業劃分時卻將該專業劃歸理科專業。這就使得很多學生在就業時遇到問題。很多招聘單位一看是理科就片面認為是偏理論的內容，從而讓很多學生錯失了進一步就業的好機會。而這樣的結果直接導致后面報考該專業的學生越來越少，最后只能靠調劑維持正常教學。其實，很多高校即使是理科性質的集成電路設計方向學習的課程和內容，與工科性質的集成電路設計方向是基本一致的，只是定位屬性不一致，結果卻大相徑庭。

二、改革措施

鑒于目前國內集成電路設計方向的本科教學現狀，可以從以下幾個方面改進，從而更好地推進集成電路設計的本科教學。

1.增加實驗教學量

現階段的集成電路本科教學中實驗教學量太少，以“模擬集成電路設計”課程為例，多媒體教學量40個學時但實驗教學僅8個學時。相對于40個學時的理論學習內容，8個學時的實驗教學遠遠不能滿足學生學以致用或將理論融入實踐的需求。40個學時的理論課囊括了單級預算放大器、全差分運算放大器、多級級聯運算放大器、基準電壓源電流源電路、開關電路等多種電路結構，而8個學時的實驗課除去1至2學時的工具學習，留給學生電路設計的課時量太少。

在本科階段就教會學生使用各種常用EDA軟件，對于增加學生的就業及繼續深造機會是非常必要的。一方面，現在社會的競爭是非常激烈的，很少有單位愿意招收入職后還要花比較長的時間專門充電的新員工，能夠一入職就工作那是最好不過的。另一方面，實驗對于學生來說比純理論的學習更容易接受，而且實驗過程除了可以增加學生的動手操作能力，同樣會深化學生對已有理論知識的理解。因此，在實踐教學工作中，增加本科教學的實驗教學量可以有效促進教學和增進學生學習興趣。

2.降低理論課難度尤其是復雜的公式推導

“教師的任務是授之以漁，而不是授之以魚”，這句話對于集成電路設計專業老師來說恰如其分。對于相同的電路結構，任何一個電路參數的變化都可能會導致電路性能發生翻天覆地的變化。在國際國內，每年都會有數百個新電路結構專利產生，而這些電路的設計人員多是研究生或以上學歷人員，幾乎沒有一個新的電路結構是由本科生提出的。

對于本科生來說，他們只是剛剛涉足集成電路設計產業，學習的內容是最基礎的集成電路相關理論知識、電路結構及特點。在創新方面對他們沒有過多的要求，因此他們不需要非常深刻地理解電路的各種公式尤其是復雜的公式及公式推導，其學習重點應該是掌握基礎的電路結構、電路分析基本方法等，而不是糾結于電路各性能參數的推導。例如，對于集成電路設計專業的本科必修課程――“固體物理”和“晶體管原理”，冗長的公式及繁瑣的推導極大地削弱了學生的學習興趣，同時對于專業知識的理解也沒有太多的益處。[3]另外，從專業需要方面出發，對于集成電路設計者來說更多的是需要學生掌握各種半導體器件的基本工作原理及特性，而并非是具體的公式。因此，減少理論教學中繁瑣的公式推導，轉而側重于基本原理及特性的物理意義的介紹，對于學生來說更加容易接受，也有益于之后“模擬集成電路”、“數字集成電路”的教學。

3.增加就業相關基礎知識含量

從集成電路設計專業進入本科教學后的近十年間本科生就業情況看，集成電路設計專業的本科生畢業后直接從事集成電路設計方向相關工作的非常少，多數選擇繼續深造或改行另謀生路。這方面的原因除了因為本科生在基本知識儲備方面還不能達到集成電路設計人員的要求外，更主要的原因是隨著國家對集成電路的大力扶持，現在開設集成電路設計相關專業的高等院校越來越多，很多都是具有研究生辦學能力的高校，也就是說有更多的更高層次的集成電路設計人才在競爭相對原本就不是很多的集成電路設計崗位。

另外一方面，集成電路的版圖、集成電路的工藝以及集成電路的測試等方面也都是與集成電路設計相關的工作，而且這些崗位相對于集成電路設計崗位來說對電路設計知識的要求要低很多。而從事集成電路版圖、集成電路工藝或集成電路測試相關工作若干年的知識積累將極大地有利于其由相關崗位跳槽至集成電路設計的相關崗位。因此，從長期的發展目標考慮，集成電路設計專業本科畢業生從事版圖、工藝、測試相關方向的工作可能更有競爭力，也更為符合本科生知識儲備及長期發展的需求。這就對集成電路設計的本科教學內容提出了更多的要求。為了能更好地貼近學生就業，在集成電路設計的本科教學內容方面，教師應該更多地側重于基本的電路版圖知識、硅片工藝流程、芯片測試等相關內容的教學。

三、結論

集成電路產業是我國的新興戰略性產業，是國民經濟和社會信息化的重要基礎。大力推進集成電路產業的發展，必須強化集成電路設計在國內的本科教學質量和水平，而國內的集成電路設計本科教學還處在孕育發展的嶄新階段，它是適應現代IC產業發展及本科就業形勢的，但目前還存在很多問題亟待解決。本文從已有的教學經驗及調研情況做了一些分析，但這遠沒有涉及集成電路設計專業本科教學的方方面面。不過，可以預測，在國家大力扶持下，在相關教師及學生的共同努力下，我國的集成電路設計本科教學定會逐步走向成熟，更加完善。

參考文獻：

[1]王為慶.高職高?！禤rotel電路設計》教學改革思路探索[J].考試周刊,2011,(23).