發送器電路設計論文

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1.多協議Serdes發送器結構分析

通常的Serdes發送器由PLL電路、MUX電路以及驅動器電路構成。PLL電路用來產生符合協議要求的時鐘頻率；MUX電路用來將多位并行輸入數據轉換成一位串行輸出數據，控制Driver電路；Driver電路用來將MUX電路的串行輸出數據轉化成符合協議電氣要求的差分輸出信號。該結構的缺點在于PLL電路產生的頻率以及Driver電路產生的輸出信號特征僅能符合特定的協議，針對不同的協議需要重新設計PLL電路以及輸出驅動器電路，電路不具有擴展性。包括可以進行輸出速率選擇的PLL電路、帶有上升/下降時間控制的MUX電路以及輸出信號幅度可調的驅動器電路。針對不同的協議，通過速率選擇信號設定PLL電路輸出不同的時鐘頻率，同時通過上升/下降沿速率控制模塊調整輸出信號的上升/下降沿時間，并通過幅度控制模塊以及預加重幅度控制模塊調整輸出信號的幅度，從而滿足不同協議的相應要求。

2.多協議Serdes發送器電路設計

2.1PLL電路

PLL電路用來為數據發送器提供頻率穩定的時鐘信號，由鑒頻鑒相器、電荷泵、環路濾波器、振蕩器、可編程分頻器以及占空比調整電路構成。通過控制信號控制分頻電路的分頻系數，電路可以輸出符合不同協議要求的時鐘頻率。通過在時鐘信號在上升沿和下降沿對數據分別進行采樣，可以通過最高數據率一半的時鐘頻率來完成數據的發送，但是需要保證時鐘信號的占空比為50%。為了降低成本，本設計采用了環形振蕩器VCO電路，同時設計了占空比調整電路（DCC）來調整輸出時鐘信號的占空比。當時鐘饋通、電荷注入以及電流源不匹配影響電荷泵時，其影響均可等效為電流源不匹配對電路的影響。

2.2MUX電路

MUX電路用來將輸入的低速并行信號轉換為高速串行輸出信號。由于采用了半速時鐘結構，MUX電路采用了奇偶序列分別轉換成兩路串行數據后再合并為一路輸出的方式，分頻后的時鐘信號分別控制兩個5:1的數據選擇器，將輸入數據按奇偶序列轉換為兩路輸出。兩路輸出信號經過由clk_m控制的2:1的數據選擇器輸出差分數據信號symdata_m/p。同時，考慮到整體電路中需要實現預加重功能，差分數據信號symdata_m/p經過延時模塊，延時一個數據周期并將數據反相，其輸出信號為trdata_m/p。

2.3驅動器電路

為了適應不同協議對輸出信號的電氣特性要求，本文設計了包含預加重幅度控制以及輸出電壓幅度控制功能的驅動器電路，包含電源模塊、N個預加重單元以及M-N個輸出幅度調整單元。電源模塊由運放A2以及驅動管M1構成，用來為驅動器電路提供穩定的電源Vreg，其電壓等于參考電壓Vref。

3.總結

本文通過設計分頻系數可調的PLL電路、具有上升/下降沿時間調整功能的MUX電路以及輸出幅度/預加重幅度可調的驅動器電路，實現了單芯片對不同Serdes協議的支持，并成功在0.13μmCMOS工藝下進行流片。測試結果表明，本文提出的低抖動多協議統一架構發送器電路結構支持1Gbps~3.125Gbps的傳輸速率，可以適應PCI-E、FiberChannel以及SRIO協議的要求。

作者:唐龍飛田澤邵剛單位:中國航空計算技術研究所